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FPGA時序案例分析之時鐘週期約束

39度創意研究所 2020-11-19 11:44 次閲讀

時鐘週期約束

時鐘週期約束,顧名思義,就是我們對時鐘的週期進行約束,這個約束是我們用的最多的約束了,也是最重要的約束。

下面我們講一些Vivado中時鐘約束指令。

1. Create_clock

在Vivado中使用create_clock來創建時鐘週期約束。使用方法為:

  create_clock -name  -period  -waveform { } [get_ports ]

這裏的時鐘必須是主時鐘primary clock,主時鐘通常有兩種情形:一種是時鐘由外部時鐘源提供,通過時鐘引腳進入FPGA,該時鐘引腳綁定的時鐘為主時鐘:另一種是高速收發器(GT)的時鐘RXOUTCLK或TXOUTCLK。對於7系列FPGA,需要對GT的這兩個時鐘手工約束:對於UltraScale FPGA,只需對GT的輸入時鐘約束即可,Vivado會自動對這兩個時鐘約束。

如何確定主時鐘是時鐘週期約束的關鍵,除了根據主時鐘的兩種情形判斷之外,還可以藉助Tcl腳本判斷。

在vivado自帶的example project裏面,打開CPU(HDL)的工程,如下圖所示。


把工程的xdc文件中,create_clock的幾項都註釋掉。這裏解釋下端口(Port)和管腳(Pin)。get_ports獲取的是FPGA的IO端口,get_pins獲取的是FPGA內部子模塊的Pin,具體的我們在第14講的Tcl命令中會講到。


再Open Synthesized Design或者Open Implementation Design,並通過以下兩種方式查看主時鐘。

  •   方式一

運行tcl指令report_clock_networks -name mainclock,顯示結果如下:


  •   方式二

運行tcl指令check_timing -override_defaults no_clock,顯示結果如下:


Vivado中的tcl命令行相當好用,有很多的功能,大家可以開始習慣用起來了。

對於高速收發器的時鐘,我們也以Vivado中的CPU example工程為例,看下Xilinx官方是怎麼約束的。

  # Define the clocks for the GTX blocks  create_clock -name gt0_txusrclk_i -period 12.8 [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]  create_clock -name gt2_txusrclk_i -period 12.8 [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt2_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]  create_clock -name gt4_txusrclk_i -period 12.8 [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt4_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]  create_clock -name gt6_txusrclk_i -period 12.8 [get_pins mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt6_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK]

當系統中有多個主時鐘,且這幾個主時鐘之間存在確定的相位關係時,需要用到-waveform參數。如果有兩個主時鐘,如下圖所示。


則時鐘約束為:

  create_clock -name clk0 -period 10.0 -waveform {0 5} [get_ports clk0]  create_clock -name clk1 -period 8.0 -waveform {2 8} [get_ports clk1]

約束中的數字的單位默認是ns,若不寫wavefrom參數,則默認是佔空比為50%且第一個上升沿出現在0時刻。使用report_clocks指令可以查看約束是否生效。還是上面的CPU的例子,把約束都還原到最初的狀態。執行report_clocks後,如下所示,我們只列出其中幾項內容。

  Clock Report    Clock           Period(ns)  Waveform(ns)    Attributes  Sources  sysClk          10.000      {0.000 5.000}   P           {sysClk}  gt0_txusrclk_i  12.800      {0.000 6.400}   P           {mgtEngine/ROCKETIO_WRAPPER_TILE_i/gt0_ROCKETIO_WRAPPER_TILE_i/gtxe2_i/TXOUTCLK}  ...      ====================================================  Generated Clocks  ====================================================    Generated Clock   : clkfbout  Master Source     : clkgen/mmcm_adv_inst/CLKIN1  Master Clock      : sysClk  Multiply By       : 1  Generated Sources : {clkgen/mmcm_adv_inst/CLKFBOUT}    Generated Clock   : cpuClk_4  Master Source     : clkgen/mmcm_adv_inst/CLKIN1  Master Clock      : sysClk  Edges             : {1 2 3}  Edge Shifts(ns)   : {0.000 5.000 10.000}  Generated Sources : {clkgen/mmcm_adv_inst/CLKOUT0}  ...

一般來講,我們的輸入時鐘都是差分的,此時我們只對P端進行約束即可。如果同時約束了P端和N端,通過report_clock_interaction命令可以看到提示unsafe。這樣既會增加內存開銷,也會延長編譯時間。

2. create_generated_clock

其使用方法為:

  create_generated_clock -name  /                         -source  /                         -multiply_by  /                         -divide_by  /                         -master_clock  /                         

從名字就能看出來,這個是約束我們在FPGA內部產生的衍生時鐘, 所以參數在中有個-source,就是指定這個時鐘是從哪裏來的,這個時鐘叫做master clock,是指上級時鐘,區別於primary clock。

它可以是我們上面講的primary clock,也可以是其他的衍生時鐘。該命令不是設定週期或波形,而是描述時鐘電路如何對上級時鐘進行轉換。

這種轉換可以是下面的關係:
 - 簡單的頻率分頻
 - 簡單的頻率倍頻
 - 頻率倍頻與分頻的組合,獲得一個非整數的比例,通常由MMCM或PLL完成
 - 相移或波形反相
 - 佔空比改變
 - 上述所有關係的組合

衍生時鐘又分兩種情況:
① Vivado自動推導的衍生時鐘
② 用户自定義的衍生時鐘

首先來看第一種,如果使用PLL或者MMCM,則Vivado會自動推導出一個約束。大家可以打開Vivado中有個叫wavegen的工程,在這個工程中,輸入時鐘經過PLL輸出了2個時鐘,如下圖所示。


但在xdc文件中,並未對這2個輸出時鐘進行約束,只對輸入的時鐘進行了約束,若我們使用report_clocks指令,則會看到:


注:有三個約束是因為PLL會自動輸出一個反饋時鐘

自動推導的好處在於當MMCM/PLL/BUFR的配置改變而影響到輸出時鐘的頻率和相位時,用户無需改寫約束,Vivado仍然可以自動推導出正確的頻率/相位信息。劣勢在於,用户並不清楚自動推導出的衍生鐘的名字,當設計層次改變時,衍生鐘的名字也有可能改變。但由於該衍生時鐘的約束並非我們自定義的,因此可能會沒有關注到它名字的改變,當我們使用者這些衍生時鐘進行別的約束時,就會出現錯誤。

解決辦法是用户自己手動寫出自動推導的衍生時鐘的名字,也僅僅寫出名字即可,其餘的不寫。如下所示。

  create_generated_clock -name  /                         -source 

這一步很容易會被提示critical warning,其實有個很簡單的方法,就是name和source都按照vivado中生成的來。具體我們到後面的例子中會講到。

3. set_clock_groups

使用方法為:

  set_clock_groups -asynchronous -group  -group    set_clock_groups -physically_exclusive  -group  -group 

這個約束常用的方法有三種,第一種用法是當兩個主時鐘是異步關係時,使用asynchronous來指定。這個在我們平時用的還是比較多的,一般稍微大點的工程,都會出現至少兩個主時鐘,而且這兩個時鐘之間並沒有任何的相位關係,這時就要指定:

  create_clock -period 10 -name clk1 [get_ports clk1]  create_clock -period 8 -name clk2 [get_ports clk2]  set_clock_groups -asynchronous -group clk1 -group clk2

第二種用法是當我們需要驗證同一個時鐘端口在不同時鐘頻率下能否獲得時序收斂時使用。比如有兩個異步主時鐘clk1和clk2,需要驗證在clk2頻率為100MHz,clk1頻率分別為50MHz、100MHz和200MHz下的時序收斂情況,我們就可以這樣寫。

  create_clock -name clk1A -period 20.0 [get_ports clk1]  create_clock -name clk1B -period 10.0 [get_ports clk1] -add  create_clock -name clk1C -period 5.0  [get_ports clk1] -add   create_clock -name clk2 -period 10.0 [get_ports clk2]  set_clock_groups -physically_exclusive -group clk1A -group clk1B -group clk1C  set_clock_groups -asynchronous -group "clk1A clk1B clk1C" -group clk2

第三種用法就是當我們使用BUFGMUX時,會有兩個輸入時鐘,但只會有一個時鐘被使用。比如MMCM輸入100MHz時鐘,兩個輸出分別為50MHz和200MHz,這兩個時鐘進入了BUFGMUX,如下圖所示。


在這種情況下,我們需要設置的時序約束如下:

  set_clock_groups -logically_exclusive /  -group [get_clocks -of [get_pins inst_mmcm/inst/mmcm_adv_inst/CLKOUT0]] /  -group [get_clocks -of [get_pins inst_mmcm/inst/mmcm_adv_inst/CLKOUT1]]

4. 創建虛擬時鐘

虛擬時鐘通常用於設定對輸入和輸出的延遲約束,這個約束其實是屬於IO約束中的延遲約束,之所以放到這裏來講,是因為虛擬時鐘的創建,用到了本章節講的一些理論。虛擬時鐘和前面講的延遲約束的使用場景不太相同。顧名思義,虛擬時鐘,就是沒有與之綁定的物理管腳。

虛擬時鐘主要用於以下三個場景:
  •   外部IO的參考時鐘並不是設計中的時鐘

  •   針對I/O指定不同的jitter和latency

簡而言之,之所以要創建虛擬時鐘,對於輸入來説,是因為輸入到FPGA數據的捕獲時鐘是FPGA內部產生的,與主時鐘頻率不同;或者PCB上有Clock Buffer導致時鐘延遲不同。對於輸出來説,下游器件只接收到FPGA發送過去的數據,並沒有隨路時鐘,用自己內部的時鐘去捕獲數據。

如下圖所示,在FPGA的A和B端口分別有兩個輸入,其中捕獲A端口的時鐘是主時鐘,而捕獲B端口的時鐘是MMCM輸出的衍生時鐘,而且該衍生時鐘與主時鐘的頻率不是整數倍關係。


這種情況下時序約束如下:

  create_clock -name sysclk -period 10 [get_ports clkin]  create_clock -name virclk -period 6.4  set_input_delay 2 -clock sysclk [get_ports A]  set_input_delay 2 -clock virclk [get_ports B]

可以看到,創建虛擬時鐘用的也是create_clock約束,但後面並沒有加get_ports參數,因此被稱為虛擬時鐘。

再舉個輸出的例子,我們常用的UART和SPI,當FPGA通過串口向下遊器件發送數據時,僅僅發過去了uart_tx這個數據,下游器件通過自己內部的時鐘去捕獲uart_tx上的數據,這就需要通過虛擬時鐘來約束;而當FPGA通過SPI向下遊器件發送數據時,會發送sclk/sda/csn三個信號,其中sclk就是sda的隨路時鐘,下游器件通過sclk去捕獲sda的數據,而不是用自己內部的時鐘,這是就不需要虛擬時鐘,直接使用set_output_delay即可。

注意,虛擬時鐘必須在約束I/O延遲之前被定義。

5. 最大最小延遲約束

顧名思義,就是設置路徑的max/min delay,主要應用場景有兩個:
  •  輸入管腳的信號經過組合邏輯後直接輸出到管腳
  •  異步電路之間的最大最小延遲


設置方式為:

  set_max_delay  [-datapath_only] [-from ][-to ][-through ]  set_min_delay  [-from ] [-to ][-through ]

max/min delay的約束平時用的相對少一些,因為在跨異步時鐘域時,我們往往會設置asynchronous或者false_path。對於異步時鐘,我們一般都會通過設計來保證時序能夠收斂,而不是通過時序約束來保證。

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基於EPF10K30E系列FPGA實現變採樣門連續高速採集的應用方案

隨着高速數據採集系統的發展,提出了變採樣門連續高速採集的要求。此時系統不但要記錄被採樣信號信息,還要....
發表於 11-11 17:02 371次 閲讀
基於EPF10K30E系列FPGA實現變採樣門連續高速採集的應用方案

Profibus-DP光端機的功能特點及應用參數分析

Profibus DP總線光端機,符合Profibus DP協議,採用大規模FPGA設計,採用獨創技....
的頭像 牽手一起夢 發表於 11-11 15:46 239次 閲讀
Profibus-DP光端機的功能特點及應用參數分析

基於FPGA的音樂蜂鳴器設計

本設計使用的是無源蜂鳴器,也可稱為聲響器,原理電路圖如下所示。它沒有內部驅動電路,無源蜂鳴器工作的理....
的頭像 shipbao好網工程師 發表於 11-11 09:48 342次 閲讀
基於FPGA的音樂蜂鳴器設計

FPGA設計要點之一:時鐘樹

對於 FPGA 來説,要儘可能避免異步設計,儘可能採用同步設計。 同步設計的第一個關鍵,也是關鍵中的....
的頭像 shipbao好網工程師 發表於 11-11 09:45 247次 閲讀
FPGA設計要點之一:時鐘樹

Lattice sensAI再獲重大更新

作為萊迪思推出的業界第一款用於網絡邊緣設備端AI處理的完整解決方案集合,sensAITM提供了供開發....
的頭像 shipbao好網工程師 發表於 11-11 09:42 287次 閲讀
Lattice sensAI再獲重大更新

汽車娛樂電子推動了功能和容量的快速發展

信息娛樂應用要求越來越複雜的圖形處理能力。這種處理可以在高端處理器和 DSP 中實現,但代價是極高的....
的頭像 shipbao好網工程師 發表於 11-11 09:29 297次 閲讀
汽車娛樂電子推動了功能和容量的快速發展

深入討論GraphSAGE GNN算法的數學原理

GNN的架構在宏觀層面有着很多與傳統CNN類似的地方,比如卷積層、Polling、激活函數、機器學習....
的頭像 shipbao好網工程師 發表於 11-11 09:26 318次 閲讀
深入討論GraphSAGE GNN算法的數學原理

AHB Slave Decoder和AHB Slave Interface接口的使用説明

HME-M7它是集成了高級 MCU (Cortex-M3)內核與更高性能 FPGA 資源的智能型芯片....
發表於 11-11 08:00 64次 閲讀
AHB Slave Decoder和AHB Slave Interface接口的使用説明

正點原子FPGA靜態時序分析與時序約束教程

靜態時序分析是檢查芯片時序特性的一種方法,可以用來檢查信號在芯片中的傳播是否符合時序約束的要求。相比....
發表於 11-11 08:00 95次 閲讀
正點原子FPGA靜態時序分析與時序約束教程

FPGA選型和設計過程

供應商的軟件工具也會影響到上述決策。下載並使用這些軟件工具,不需要硬件就能將設計帶入仿真階段。這也是....
的頭像 shipbao好網工程師 發表於 11-10 17:28 292次 閲讀
FPGA選型和設計過程

利用高速FPGA設計PCB的要點及相關指導原則

任何人在為性能極高的FPGA設計IC封裝時,都必須特別注意信號完整性和適於所有用户和應用的多功能性之....
的頭像 shipbao好網工程師 發表於 11-10 17:25 275次 閲讀
利用高速FPGA設計PCB的要點及相關指導原則

FPGA全球市場規模在2025年有望達到約125.21億美元

作為本土領先的FPGA廠商,復旦微的技術水平一直處於行業前列。據瞭解,復旦微於2018 年Q2率先推....
的頭像 shipbao好網工程師 發表於 11-10 17:19 331次 閲讀
FPGA全球市場規模在2025年有望達到約125.21億美元

TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP411設備是一個帶有內置本地温度傳感器的遠程温度傳感器監視器。遠程温度傳感器,二極管連接的晶體管通常是低成本,NPN或PNP型晶體管或二極管,是微控制器,微處理器或FPGA的組成部分。 遠程精度為±1 °C適用於多個設備製造商,無需校準。雙線串行接口接受SMBus寫字節,讀字節,發送字節和接收字節命令,以設置報警閾值和讀取温度數據。 TMP411器件中包含的功能包括:串聯電阻取消,可編程非理想因子,可編程分辨率,可編程閾值限制,用户定義的偏移寄存器,用於最大精度,最小和最大温度監視器,寬遠程温度測量範圍(高達150°C),二極管故障檢測和温度警報功能。 TMP411器件採用VSSOP-8和SOIC-8封裝。 特性 ±1°C遠程二極管傳感器 ±1°C本地温度傳感器 可編程非理想因素 串聯電阻取消 警報功能 系統校準的偏移寄存器 與ADT7461和ADM1032兼容的引腳和寄存器 可編程分辨率:9至12位 可編程閾值限...
發表於 09-19 16:35 219次 閲讀
TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP468 具有引腳可編程的總線地址的高精度遠程和本地温度傳感器

TMP468器件是一款使用雙線制SMBus或I 2 C兼容接口的多區域高精度低功耗温度傳感器。除了本地温度外,還可以同時監控多達八個連接遠程二極管的温度區域。聚合系統中的温度測量可通過縮小保護頻帶提升性能,並且可以降低電路板複雜程度。典型用例為監測服務器和電信設備等複雜系統中不同處理器(如MCU,GPU和FPGA)的温度。該器件將諸如串聯電阻抵消,可編程非理想性因子,可編程偏移和可編程温度限值等高級特性完美結合,提供了一套精度和抗擾度更高且穩健耐用的温度監控解決方案。 八個遠程通道(以及本地通道)均可獨立編程,設定兩個在測量位置的相應温度超出對應值時觸發的閾值。此外,還可通過可編程遲滯設置避免閾值持續切換。 TMP468器件可提供高測量精度(0.75°C)和測量分辨率(0.0 625°C)。該器件還支持低電壓軌(1.7V至3.6V)和通用雙線制接口,採用高空間利用率的小型封裝(3mm×3mm或1.6mm×1.6mm),可在計算系統中輕鬆集成。遠程結支持-55°C至+ 150°C的温度範圍。 特性 8通道遠程二極管温度傳感器精度:±0.75&...
發表於 09-18 16:05 146次 閲讀
TMP468 具有引腳可編程的總線地址的高精度遠程和本地温度傳感器